提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化.在FPGA上进行了验证与测试,并在0.18μm SMIC工艺下进行了逻辑综合及布局布线.结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求. 



高速可重构AES的设计与实现.pdf

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