摘 要： 分析了非同步采样对谐波测量精度的影响，提出采用数字锁相环来同步被测信号的方法。数字锁相环电路采用VHDL语言和可编程逻辑器件设计实现，并用MAX+plusⅡ软件进行仿真。仿真和测试结果表明，所设计的数字锁相环可以很好地跟踪被测信号，如果模值K设为1，当跟踪至180ms时，频率误差仅为0.01Hz。

　　关键词： 数字锁相环;谐波检测;可编程逻辑器件

　　电力系统谐波检测精度受多方面因素的影响[1]，其中一个关键因素是非同步采样所造成的误差。电力系统的工频信号频率并不是严格的50Hz或60Hz[2]，如果对谐波信号进行固定周期的定时采样，必然会导致FFT运算产生误差。这种误差来源于非整周期采样引入的窗截断，以及采样时实际信号的各次谐波分量不能正好落在频率分辨点上，而是落在某两个频率分辨点之间[3]。这样通过FFT就不能直接得到各次谐波分量的准确值，而只能以临近的频率分辨点的值来近似代替。因此，本文提出采用数字锁相环实现对被采样信号频率和相位的锁定，以提高谐波检测的精度。

　　1 非同步测量误差分析

　　在t0，t1，…，ti-1，ti…，tN-1，tN时刻分别对周期为T的信号x(t)进行N点采样，采用间隔为Ts，采样频率fs=1/Ts，如果满足tN-t0=T和ti-ti-1=Ts两个条件，则可称为同步采样。前者要求采样频率必须为信号频率的整数倍，后者则要求采样必须是等间隔采样。

　　要实现同步采样，通常取Ts=T/N为采样间隔，每隔Ts时间进行采样。理想条件下，该方法可以满足同步采样的两个条件。但是当采样信号频率发生变化时，采样频率将不再是信号频率的整数倍。表1给出了N=16，T=20ms时DFT计算信号x(t)=sin(2πft)产生的最大误差绝对值，f取49.5Hz～50.5Hz。

　　2 数字锁相环

　　为了提高谐波测量的精度，采用数字锁相环(DPLL)同步被测信号，以实现对误差的修正。控制器根据DPLL模块检测出信号频率的大小，实时调整A/D转换器的采样频率，以同步被测信号，提高测量精度[4]。

　　数字锁相环(DPLL)由数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)和分频器(DIV)组成，结构如图1所示。

　　2.1 数字鉴相器(DPD)

　　常用的数字鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)[5]。本文采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fi相位和输出信号Fo相位之间的相位差Φe=Φi-Φo，并输出相差信号ID作为数字环路滤波器(DLF)的计数方向信号。数字鉴相器的工作波形如图2所示。

　　2.2 数字环路滤波器

　　数字环路滤波器(DLF)由K变模可逆计数器构成，消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号ID来进行加减运算。当相差信号ID为低电平时，计数器进行加运算，如果相加的结果达到预设的模值K，则输出一个进位脉冲(INC)信号给数控振荡器(DCO);当相差信号为高电平时，计数器进行减运算，如果相减结果为零，则输出一个借位脉冲(DEC)信号给数控振荡器(DCO)。

　　数字环路滤波器(DLF)电路工作波形如图3所示。时钟DLFCLK则是对CLK进行二分频得到。ID为一占空比为50%的方波信号，当模值K设为1时，在INC和DEC输出端上分别出现7个脉冲波形;而当模值K设为5时，只有2个脉冲输出;K为10时，只有1个脉冲;K=15时，没有脉冲输出。

　　2.3 数控振荡器

　　数控振荡器(DCO)由脉冲加减电路构成，实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率上。当没有进位/借位(INC/DEC)脉冲信号时，输出Fs对时钟DCOCLK进行固定系数的分频;当有进位(INC)脉冲信号时，在输出Fs信号上加入1个DCOCLK时钟周期，使Fs周期变长;当有借位(DEC)脉冲信号时，在输出Fs信号上减去1个DCOCLK时钟周期，使Fs周期变短。因此，DCOCLK时钟周期决定了锁相环频率跟踪的精度。

　　DCO电路工作波形如图4所示。其中Fc为DCO的中心振荡频率，是对DCOCLK进行固定系数的分频得到，在频率调节过程中始终不变，是在仿真时特意加进来的，在此作为一个比较信号，和Fs波形进行对比，以了解Fs频率的变化。

　　2.4 数字锁相环整体电路仿真结果

　　数字锁相环(DPLL)整体电路的仿真结果如图5和图6所示。其中输入信号频率fi设为50.1Hz(T=29.94-9.98=19.96ms)，要使频率跟踪精度达到0.1Hz，则fclk=(Nfi)/(1-fi/f)=(256×50.1)/(1-50.1/50)=6412800Hz=6.4128MHz(实际应用中取fclk=6.4MHz)，其中N为每周期信号采样点数，f取电力系统工频50Hz，可通过对DCO的中心振荡频率Fc(Fc=fclk/500=6.4MHz/500=12.8kHz)进行256分频得到，即f=Fc/256=12.8kHz/256=50Hz。fs=256fo输出为A/D转换器的采样频率。分频器DIV设置为2分频，fclk=fDCOCLK=2fDLFCLK。

　　K变模计数器的模值K[3..0]取值范围为0～15，取1时，仿真结果如图5所示。在180.0ms附近To=187.132-167.168=19.964ms，fo=1/To≈50.09Hz，误差仅为0.01Hz。在N=16时，用DFT计算信号x(t)=sin(2πft)产生幅值误差约为0.009%，相位误差约为0.031°。

　　K变模计数器的模值K[3..0]取15时，仿真结果如图6 所示。在180.0ms附近To=185.159-167.929=20.23ms，fo=1/To≈49.43Hz，误差为0.67Hz。在N=16时，用DFT计算信号x(t)=sin(2πft)产生幅值误差约为0.687%，相位误差约为2.165°。可见，模值K[3..0]越小，锁相环对被测信号频率锁定的速度就越快，但是频率跟踪调整的精细度就越低，在接近被测信号频率处，输出频率会产生较大的抖动;反之，模值K[3..0]越小，锁相环对被测信号频率锁定的速度就越慢，但频率跟踪调整就越精细，在接近被测信号频率处，输出频率抖动较小。

　　本文提出了利用数字锁相环实现对电力系统基波信号进行同步的方法，采用VHDL语言实现锁相环电路设计，并用可编程逻辑器件予以实现。电路采用MAX+plusⅡ软件进行仿真，并对硬件电路进行测试。仿真和测试结果表明，该数字锁相环具有控制灵活、跟踪精度高和易于集成等特点。

　　参考文献

　　[1] 黄方能，吴玉燕.FFT谐波检测存在的问题[J]. 广西电力，2005，(4)：39-41.

　　[2] MACK G W，SANTOSO S.Understanding power system harmonics[J].IEEE Transactions on Power

　　Engineering Review，2001，21(11)：8-11.

　　[3] 蒋毅，吉天祥.一种修正的高精度谐波分析方法[J].电子测量与仪器学报，2006，20(1)：19-21.

　　[4] 刘俊飞，刘宏达，徐俊红.基于锁相同步采样的谐波测量[J].应用科技，2005，32(5)：27-29.

　　[5] 张振华，张兴周.一种用可编程逻辑器件实现的全数字锁相环路[J].四川通信技术，2000，30(6)：9-11.

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