摘 要： 提出了一种特殊的计数器，并基于此建立起新型的、具有极窄带宽的全数字锁相环电路，该电路用于SDH系统中E1支路信号时钟的恢复。通过建立相位传递数学模型，分析了该锁相环的性能指标。硬件实验验证了理论分析结论，实测所得的输出抖动满足ITU-T 相关建议的要求。
　　关键词： 同步数字体系；全数字锁相环；时钟恢复；抖动

　　SDH系统采用指针调整和比特调整来容纳PDH支路信号的频率抖动和漂移^[1]。其中，指针调整是以一个字节或三个字节为单位进行的，将会导致PDH支路输出信号产生幅度很大的抖动。为了保证定时质量，需要采用E1支路解同步器来恢复E1支路信号的时钟。解同步器主要有两种类型^[2]：一种是相位扩散解同步器，先对相位跃变进行扩散，再通过一个普通锁相环加以滤除，但是高性能相位扩散电路的实现难度很大；另一种是非相位扩散解同步器，利用带宽很窄的锁相环直接滤除抖动。
　　针对非相位扩散解同步器，本文介绍了一种新型全数字锁相环，该锁相环带宽极窄、捕捉速度快、结构简单，可显著提高系统性能、降低系统成本。
1 可控分频ID计数器
　　本项设计基于一种特殊的计数器，笔者将其称为可控分频ID计数器，它是该锁相环电路的关键部件。其计数脉冲由CP端输入，分频比由C_ID端输入。如果不考虑I端和D端的输入，该计数器就是一个简单的除计数器。每当I端出现一个上升沿，对应的分频周期内计数器进行(c-1)分频，输出信号Out被提前一个计数脉冲；每当D端出现一个上升沿，对应的分频周期内计数器进行(c+1)分频，输出信号Out被推后一个计数脉冲；若I端、D端的上升沿出现在同一个分频周期内，计数器保持分频，输出信号既不提前也不推后。图1给出了当c=4时可控分频ID计数器的工作波形。

　　由图1可见，I端出现信号上升沿会增大输出信号Out的频率；D端出现信号上升沿会减小输出信号Out的频率。每当I端出现一个上升沿，计数器用(c-1)个计数脉冲来处理，得到一个输出脉冲，而没有出现该上升沿时，(c-1)个计数脉冲经c分频得到的输出脉冲个数是(c-1)/c，因此I端每出现一个上升沿，输出信号频率的增加量为1-(c-1)/c=1/cHz(与计数脉冲的频率f_osc无关）；每当D端出现一个上升沿，计数器用(c+1)个计数脉冲来处理，得到一个输出脉冲，而没有出现该上升沿时，(c+1)个计数脉冲经c分频得到的输出脉冲个数是(c+1)/c。因此D端每出现一个上升沿，输出信号频率的减小量为(c+1)/c-1=1/cHz（与计数脉冲的频率f_osc无关）。由此，可得此计数器输出信号的频率与输入信号频率之间的关系式：
　　
　　式(1)中，f_I、f_D分别表示I端、D端输入信号的频率。
　　在本设计中，使各可控分频ID计数器的I端和D端输入信号的上升沿分别与计数脉冲的某个下降沿对齐，以保证这些计数器稳定工作。另外，I端输入信号的频率必须小于等于计数脉冲频率f_osc的1/(c-1)倍；D端输入信号的频率必须小于等于计数脉冲频率f_osc的1/(c+1)倍，以保证I端和D端输入信号的每个上升沿都能被处理。
2 锁相环电路结构及原理
　　本文给出的全数字锁相环电路结构如图2所示。按照功能，将该电路划分为三个模块：跟踪模块(TRACE)、状态检测模块(STATE)和锁相环控制模块(PLL_C)。图2中的三个虚线框分别对应这三个模块。跟踪模块是该锁相环电路的核心，其功能是跟踪锁定输入的参考信号；状态检测模块实时地给出锁相环的工作状态：锁定状态、捕捉状态、相位越界状态和失锁状态；锁相环控制模块据此输出相应的控制信号，调节锁相环的工作方式。

2.1 跟踪模块
2.1.1 鉴相器
　　鉴相器采用边沿触发型JK触发器。本地反馈信号和参考信号经Q分频后分别用于该触发器的置位和复位，频率锁定后两输入信号反相。输出相差信号是一个具有可变占空比的方波_[3]。不考虑固定相差π，定义：
   
    式(2)中变量单位均为UI，θin、θout分别为参考信号和本地反馈信号的相位，K_d为鉴相器增益。对于该鉴相器，K_d=1，-0.5≤p_d≤0.5，则ud的占空比可以表示为（1/2＋pd）。频率锁定后，p_d=0，u_d是一个半占空比的方波。
2.1.2 环路滤波器
    环路滤波器由K计数器和加/减计数器构成。
    K计数器由两个独立的计数器组成：进位计数器和借位计数器，其计数范围都是0～(K-1)，计数脉冲的频率都是f_osc，且均由下降沿触发[3]。当信号Ub/Uc为低电平时，进位计数器计数，借位计数器保持；当U_b/U_c为高电平时，借位计数器计数，进位计数器保持。进位计数器的计数值大于等于K/2时，进位信号carry为“1”，而进位计数器的计数值小于K/2时，进位信号为“0”，借位计数器以完全相同的方式产生借位信号borrow。U_b/U_c与鉴相器的输出相连，所以进位信号和借位信号的频率可以分别表示为：
   

    加/减计数器可以看成是一个初始值为L×M（L、M均为常数）的积分器，计数脉冲的频率是f_osc，计数方向由UP/DN控制。与鉴相器的输出相连，当UP/DN为高电平时进行加计数；当为低电平时进行减计数，计数结果的低L位不输出。定义：
   
    则加减计数器的输出值可以表示为n+M。将频率锁定时的n值记为N，则N=0。
2.1.3 数控振荡器
    数控振荡器由ID计数器1和ID计数器2组成，它们都是上述可控分频ID计数器（ID计数器2的分频比取常数，图2中未标出它的C_ID端）。ID计数器1的I端和D端分别与K计数器的输出carry和borrow相连，C_ID与加/减计数器的输出相连，分频比c=(n+M)，则由式(1)可得输出信号add的频率：
   
    信号add经过一个反相器接到ID计数器2的I端，反相器的存在使ID计数器2的I端输入信号的上升沿与计数脉冲的某个下降沿对齐。ID计数器2的D端接地，分频比取常数C，输出信号经P分频得到占空比接近1/2的信号out₁。由（1）可得信号out1的频率为：
   
    可见，锁相环工作于捕捉状态时，通过相位误差信号ud调节fadd的值，就可以使输出信号跟踪锁定输入的参考信号。
2.2 状态检测模块
    该模块包括两个计数器和一个状态指示电路。ud为高电平时，计数器1计数，u_d从高电平到低电平跳变时，计数结果送到状态指示电路，同时该计数器复位；u_d为低电平时，计数器2计数，ud从低电平到高电平跳变时，计数结果送到状态指示电路，同时该计数器复位。状态指示电路比较两个计数器的计数结果，根据设定的门限给出锁相环的状态。如果参考信号的频率超出了锁相环稳定工作的动态范围，则ud出现不稳定现象，锁相环进入相位越界状态。如果参考信号严重劣化，则锁相环进入失锁状态。
2.3 锁相环控制模块
    锁相环控制模块是对该锁相环电路进行的非线性改进。一旦锁相环进入锁定状态，当前分频比(n+M)0被存入锁相环内部寄存器中。锁相环进入失锁状态时，控制信号C2使能失锁态分频器，其分频比等于预存的(n+M)0，分频后的信号加在ID计数器3的I端。ID计数器3也是上述可控分频ID计数器，其D端接地，分频比等于常数C（图2中未标出它的C_ID端），输出信号经P分频得到占空比接近1/2的信号out₂。由（1）可得信号out₂的频率为：
   
    锁相环处于失锁状态时，信号C3控制输出选择电路输出信号out₂，而当锁相环处于其他状态时输出信号out₁。如果锁相环进入相位越界状态，则捕捉时间非常长，锁相环难以锁定，此时信号C₁有效，使加/减计数器的L值显著减小（从2³⁰下降到2¹⁰），从而降低锁相环路的阻尼系数，加快频率牵引过程。
3 相位传递数学模型

   
　　上式积分号中的最后一项为高阶无穷小，可以忽略。将式(2)和式(5)代入式(8)，然后求两阶导数并做拉氏变换得到该锁相环的相位传递函数：
   

4 锁相环参数选择
　　锁相环的指标要求^[1]如下：
　　
    由式(10)～式(14)，可选择出一组合适的参数。本设计中参数选择如下：锁相环工作频率fosc=65.472MHz；M=1023；ID计数器1的最小分频比(n_min+M)=767，最大分频比(n_max+M)=1279；L=230；Q=2；P=16；ID计数器2和3的分频比C=2；K=1280；频率锁定时，信号carry和borrow的频率相等，加/减计数器的输出值为M，锁相环的输出即锁相环的保持范围约为(-195ppm，+325ppm)。锁相环的对数幅频特性曲线如图4所示。可以看出，该锁相环具有极低的通带宽度（3dB带宽约为0.2608Hz）。

5 仿真以及综合验证
　　本设计用Verilog硬件语言描述，在QuartusⅡ平台上完成了时序仿真，采用ALTERA公司的EP1C6T144C8器件对设计进行了验证。抖动测试结果表明该锁相环的输出抖动满足ITU-T G.783^[4]建议的要求。
　　本文给出了一种新型的用于E1支路信号平滑的二阶全数字锁相环。该电路规模小，适于多支路大规模集成。实测结果表明：该数字锁相环带宽窄、捕捉速度快、更加智能化，可应用于SDH系统。

参考文献
[1] 杨赞.一种用于SDH 2Mbit/s支路输出口的全数字锁相环[J].通信学报，1998，19(2)：44-51.
[2] 张政.SDH指针调整技术的研究[J].微波与卫星通信，1999，8(1)：30-34.
[3] ROLAND E B.Phase-Locked Loops Design，Simulation，and Applications[M].北京：清华大学出版社，2003.
[4] ITU-T Rec.G.783：Digital terminal equipment-Principal characteristics of multiplexing equipment for the synchronous digital hierarchy[S]，2004.