摘  要： 采用基于过采样Σ-ΔDAC调制技术设计的音频D/A转换器，对量化噪声进行有效整形，提高了分辨率和带内信噪比（SNR）。重点对Sigma-delta设计进行了详细分析，给出了有关电路结构和仿真结果。芯片已在TSMC 0.18μm CMOS工艺上流片成功，在工作频率6.144MHz时动态范围达128.6dB，信噪比109.5dB，总谐波失真达-117.2dB。 

    关键词： 过采样；Σ-ΔDAC；DEM；传递函数

    随着数字音频技术的迅速发展，高分辨率D/A转换器被大量使用，与传统D/A调制器相比，基于过采样技术的Sigma-delta modulate（SDM）DAC对噪声进行整形和对量化噪声进行有效抑制，且在提高信噪比（SNR）、后端模拟滤波器设计以及物理实现上具有很大的优势。 

    文章首先从系统的角度出发，根据音频DAC的总体性能要求，对Σ-ΔDAC的结构、性能、优缺点进行了分析，选择出合适的结构；在确定调制器结构以后，再分析结构对各个电路模块的影响，给出电路模块的设计指标；最后根据这些指标完成电路设计以及相应的版图设计。 

1 Σ-ΔDAC的结构 

    Σ-ΔDAC由插值滤波器(Interpolator)、Sigma-delta调制器（SDM）、动态匹配单元（DEM）、重构滤波器（SC Filte）组成，其原理框图如图1所示。 

    采样率为48kHz的18bit数据经过插值滤波器得到128倍的过采样数据，再经过三阶4bitΣ-Δ调制器得到15bit码流，进入三阶全差分模拟重构滤波器，从而完成数据的转换，得到所需信号。 

1.1 插值滤波器的设计 

    插值滤波器采用多级滤波器实现128倍过采样，若采用单个滤波器实现，则滤波器需要非常狭窄、陡峭的过渡带，物理实现有很大困难，故降低了后端滤波器的要求。插值滤波器由两个半带滤波器（HBF）、一个FIR滤波器、一个梳状滤波器组成。其具体阶数、结构如图2所示。 

    采用HBF能节省芯片（ROM）面积（HBF系数比普通FIR将近少一半），采用FIR既能2倍插值而且能对SINC的带内衰减进行有效补偿，保证通带平坦度，采用SINC能以相对简单的硬件结构实现高精度的滤波，可以方便地对其进行16倍插值。利用HBF和FIR滤波器的系数对称性，共有102个系数（45+12+45），共用一块深度128的ROM即可。在实现过程中，每个声道共用一个乘法器，减少了面积，降低了功耗。选择4阶SINC滤波器，其传输函数为： 

    当取z=e^jω，带入上式可得到CIC滤波器的系统幅频响应为： 

    CIC滤波器的实现结构采用精简结构，这样在每一级差分电路中可以节约R-1个移位寄存器，从而节约了芯片面积，结构如图3所示。 

    值得注意的是，由于不断进行累加，数据的字长将增加，但过长的字长又是浪费，故要合理选择适当的字长，字长由下式给出： 

    B_min=N·log₂R+B_in-1                                          (3) 

    其中N为CIC滤波器的阶数，R为插值因子(本设计中R为16)，B_in为输入数据的字长，B_min为CIC滤波器的最小字长，这样就可以保证精度。 

1.2 Sigma-delta调制器的设计 

    Sigma-delta 调制器的噪声整形原理就是在过采样基础上利用高增益的前向通路和负反馈进一步整形量化噪声频谱，将量化噪声从基带内搬移到基带外,不仅得到更高的带内信噪比，而且降低了后端对低通滤波器的要求，能够很好地抑制带内噪声。当fo<[1]： 

    其中L为Σ-Δ调制器的阶数，M为过采样率，N为量化器位数。通过分析可知，要提高信噪比(SNR)可以通过增加调制器阶数或增加过采样率，而增大动态范围(DR)则希望调制器阶数小，与量化器位数高相矛盾，在设计时需要很好权衡^[2]。 

    由于所设计的Σ-Δ调制器用于音频处理,信号频率范围为20Hz～20kHz，Nyquist设定为48kHz，根据式(5)可知：要达到18bit的分辨率(SNR为108dB)，调制器阶数不能低于三阶，若采用高阶的噪声传输函数(NTF(z))，则需用高阶线性反馈的DAC来完成。经过各方面的权衡，决定采用三阶四比特量化、128倍过采样率(即采样频率为6.144MHz)的结构来完成。与单比特结构相比，多比特结构具有更好的稳定性，而且由于具有更小的量化梯度，降低了后端运放的Slew-rate、带宽以及功耗^[3]。 

    利用Matlab建立模型得出相应的参数及合理的系数、结构。噪声传输函数（NTF）实际上为高通滤波器，具有Chebyshev频响特性，调节共轭零点的位置，使之对应18kHz的频率点时，与把所有的零点置于直流点，可以提高6dB的DR，再加上dither模块，使带内噪声再次推向高频，更重要的是对空闲有很强的抑制作用，提高了带内SNR。 

    dither模块引入白噪声，实际上是一个伪随机序列产生器，由一个21bit的线性移位寄存器序列（LFSR）来完成，其Tap值为19，2。产生的伪随机序列经过（1-z^-1）模块，实际上为一个高通滤波器，对噪声进行整形。 

    SDM具体结构和系数如图4所示。 

    在图4中，a1、a2、a3分别为第一级、第二级、第三级积分器的增益因子，b1、b2、b3为缩放因子，用来限制输出幅度。利用matlab得出系数如下：a1为5/4，a2为1/4，a3为1/2，b1、b2、b3均为1，利用移位操作来代替乘法器，大大节约了芯片面积、功耗，同时使设计有更好的时序。 

1.3 DEM模块的设计 

    多比特量化同时也带来一个非线性问题，故需要用DEM（dynamic element matching）模块将调制器的调制结果进行“扰乱”，产生伪随机量化信号。 

    DEM模块在此采用DWA（data weight average）算法对4bit SDM调制后的15级量化结果进行“扰乱”^[4]。如果对15级全部进行“扰乱”将降低系统速率，考虑到后端SC重构滤波器是全差分结构，故采用14级温度码输出，13级进行“扰乱”。DWA算法为： 

    Tc=6    0001111110000 

    Tc=4    0000000001111 

    Tc=3    1110000000000 

    Tc=9    0001111111110 

    Tc=12   1111111111100 

    DWA产生的序列为伪随机数，在相当长的时间内每一位“0”、“1”出现的概率相等，有效补偿了模拟器件的参数误差，减小了非线性特性。 

1.4 SC重构滤波器的设计 

    SC重构滤波器的目的在于平滑数字比特和流除带外噪声，这里采用全差分SC来实现，因为它具有以下优点：可以通过改变时钟频率，方便地改变等效电阻的大小，可以节省芯片面积。全差分结构有效地削弱时钟抖动、时钟馈通、电源、衬底及开/关电荷注入噪声影响，还能增大输入/输出电压摆幅^[5-7]。其结构如图5所示。 

    工作过程如下(单端分析)：经过DEM处理后的14bit数据流以及其延迟一个周期的数据作为SC重构滤波器的输入，利用两相非重叠时钟Φ1、Φ2驱动开关S1、S2。当Φ1为高电平时，电容组C1、C2分别对数据流进行采样；Φ2为高电平时，所有的抽样电容C1、C2并行地与反馈电容Cf相连。其传输函数为： 

    此结构还有一个优点，就是运算放大器的噪声没有被抽样、没有在带内折叠，故没有损失DR来折中THD。 

    采用全差分两级class A运算放大器，因为class A噪声较低，带宽且具有大的共模输入范围和输出摆幅，用两级运放能提供足够的增益。利用共模反馈电率来稳定共模输出电压，PMOS差分对作为输入有利于减小1/f噪声。运算放大器如图6所示。

2 实验结果 

    利用Nclaunch simvision进行数字后仿，用Cadence&AMS进行数模混仿导出数据再利用Matlab进行FFT分析，频谱如图7、图8所示。从频谱图可以得出系统DR为135.6dB，SNR为109.3dB，系统性能完全达到预期目标。 

    文章采用基于过采样Σ-Δ技术设计的音频DAC具有高的SNR，大的DR，低的THD和良好的稳定性，为今后设计音频DAC提供了有效的依据。Dither引入的白噪声很好地解决了空闲音的影响，DEM算法有效保证了电路的稳定性。芯片已在TSMC 0.18μm 1P/6M CMOS工艺上流片成功，其测试结果如表1所示。 

参考文献 

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