3D图形硬件加速中,纹理映射属于像素处理阶段,透视校正中的纹理地址计算的特点是计算量大,且有实时性要求.本文设计了一个流水线脉动阵列结构来提高数据吞吐量.阵列的处理器单元(PE)为基于IEEE 754单精度的32位浮点乘累加器,同时计算纹理坐标的除法电路也为单精度. 


视校正纹理映射矩阵电路设计及实现.pdf

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